摩尔定律是指每隔多少月

摩尔定律与集成电路

1965年4月19日，戈登摩尔通过对芯片上晶体管数据的观察在《电子学》杂志中大胆预测，每隔18-24个月，芯片上集成的晶体管数目就会增加一倍，这个预测被称为摩尔定律。

晶体管是集成电路的基本组成单元，集成电路上晶体管数量成倍增长使芯片能够搭载越来越复杂的电路系统，摩尔定律成为集成电路向小型化、低成本化及高性能发展的最好诠释。

在接下来的50余年中，全球约70%的半导体元器件市场直接受到摩尔定律的影响，这70%的元器件主要包括三类：处理器、存储器和数字逻辑电路，这三类集成电路都是大规模CMOS电路；相对而言，模拟信号IC和混合信号IC只是采用CMOS衍生技术，因此它们受摩尔定律的影响相对较小。

经过多年来行业内的实践经验和测算，摩尔定律更加准确的说法是：同样面积的芯片上集成的晶体管的数量每隔18个月会增加一倍，也会将芯片的处理速度和处理能力提升一倍，而成本则会降低一半。

CMOS即互补金属氧化物半导体，采用CMOS工艺可以将成对的金属氧化物半导体场效应晶体管（MOSFET)集成在一块硅片上，即将NMOS器件和PMOS器件同时制作在同一硅衬底上，制作CMOS集成电路。

摩尔定律对IC的影响

五十年来，芯片沿着摩尔定律发展，芯片中的晶体管不断增多，芯片变得小型化、更小型化。目前，英特尔双核处理器含有4亿个晶体管，四核处理器包含8亿个晶体管，带SRAM的处理器包含19亿个晶体管，连接线总长达数千米。

同样，芯片沿着摩尔定律发展，单位晶体管的成本不断降低，同等性能芯片的成本也就不断降低。目前，单个IC晶体管的成本与在报纸上印刷一个字母的成本等同。

集成电路的技术挑战

当前，CMOS集成电路到达10nm节点接近原子级，工艺方面的技术挑战主要有：新的器件结构（如场效应晶体管）、紫外/纳米光刻设备门槛、材料互连接近极限（电子迁移与互扰效应）等。

如今，集成电路的发展到了分叉路口，这既是一项技术挑战又是一个发展机遇。我们认为，摩尔定律之后，集成电路发展有三条主线：延续摩尔（More Moore）机遇；超越摩尔（More than Moore）机遇；跨越硅基CMOS（Beyond COMS）。

集成电路的发展机遇

延续摩尔

延续摩尔是指遵循摩尔定律，继续追求芯片尺寸的小型化，进一步发展先进的CMOS技术，提高芯片性能并减少芯片的成本

CMOS器件的缩小保障了半导体行业的持续发展，但随着CMOS器件的特征尺寸不断减小,特别是进入到纳米时代后,MOS场效应晶体管中的以短沟道效应为主的非理想效应,对器件性能的影响越来越突出, 严重限制CMOS 器件的进一步缩小。

延续摩尔主要分两个发展方向：传统的芯片特征尺寸方向和新器件技术。

传统的芯片特征尺寸：持续缩小芯片面积和芯片厚度的物理特征尺寸，提高集成密度、性能和可靠性；从微电子迈向纳电子（frommicroelectronicstonanoelectronics）

新器件技术：FinFET晶体管技术、FDSOI晶体管技术

延续摩尔的关键问题

短沟道效应是指随着器件沟道长度的缩短，漏极与源极的距离也随之缩短，阀值电压减小，这样一来栅极对沟道的控制能力变差，栅极电压夹断沟道的难度也越来越大，使得亚阀值漏电现象更容易发生

传统的芯片特征尺寸方向

延续摩尔在第一种方向上的发展是依靠传统CMOS尺寸缩小技术和工艺制程的进步继续向着缩小芯片的面积和厚度方向发展，发展进度主要受到两者的制约

一方面，随着尺寸的缩小，传统CMOS尺寸缩小技术在90nm以后难以克服短沟道效应带来的功耗和性能之间的矛盾，从而出现了扩展CMOS技术，包括应力增强技术、高K栅介质和金属栅技术

然而，以上的技术都只是缓解了短沟道效应带来的问题，不能从根本上解决，随着尺寸的继续缩小，也将逐步逼近极限。

另一方面，摩尔定律持续生效在很大程度上应归功于半导体加工工艺微细化的不断进步。

半导体工艺的微细化大约是每3年缩小60%～70%，加工尺寸缩小60%，芯片面积就能缩小近1/3，从而使摩尔定律得以实现集成度每1年半翻番的规律。

然而，半导体工艺微细化的发展速度，从0.1μm后开始缓行，从30nm后的发展速度更进一步放慢。一些制程在25nm之后依靠传统CMOS技术的高性能芯片，例如骁龙810，一直没有摆脱芯片发热、功耗过高的困扰

新器件技术- FinFET晶体管技术

FET全名为（FieldEffectTransistor）场效电晶体， FinFET （Fin Field Effect Transistor）晶体管技术即鳍式场效电晶体，是把原本 2D构造的 MOSFET 改为 3D 的 FinFET，因为构造很像鱼鳍，因此称为“鳍式（Fin）”。

MOSFET的结构自发明以来，到现在已使用超过40年，当闸极长度缩小到20纳米以下的时候，短沟道效应非常严重，闸极对通道的影响力极小，漏电现象频繁。

FinFET的两个突破，一是把晶体做薄后解决了漏电问题，二是向上发展，晶片内构从水平变成垂直。

目前，业界从28nm过渡到20nm时降低成本和功耗成为面临的一大难题，因而大部分公司在16nm或14nm工艺上都考虑采用FinFET 3D技术

2015年，半导体企业加速对FinFET技术布局，FinFET技术逐步开始推广使用。采用台积电16nmFinFET工艺的华为麒麟950芯片已在市场推出；三星把10纳米FinFET作为正式发展目标；联电与ARM合作，完成14纳米FinFET制程测试。

理论上，FinFET技术有望在亚10nm尺度上进一步优化；借助FinFET技术可以将硅基CMOS电路极限做到7nm，即直至在7nm节点之前，摩尔定律仍然适用；5nm以下，量子隧穿效应的影响将会更加明显，5nm是现有硅基CMOS半导体工艺技术的极限。

简而言之，FinFET晶体管技术是闸极长度缩小到 20 纳米以下的关键，拥有这个技术的制程与专利，是延续摩尔的必由之路。

新器件技术- FDSOI晶体管技术

SOI（Silicon On Insulator）即硅晶体管放置于绝缘体之上，指在硅晶体管之间，掺入绝缘体物质，结果是使寄生电容比原来的少上一倍，提高晶体管电性能。

FDSOI (Fully Depleted Silicon OnInsulator)晶体管技术全称为全耗尽绝缘体上硅，即超薄体SOI，是由一层厚度远小于栅长的硅膜与一层位于硅膜下方的绝缘层构成，一般源漏采用外延技术抬升以减少扩展电阻和提供良好的金属接触。

采用FDSOI晶体管技术的器件由于硅膜的全部耗尽完全消除翘曲效应，且这类器件具有优异的短沟效应抑制作用，极可能成为深亚微米的低压、低功耗集成电路的主流技术

与传统BulkCMOS相比，在保持相同性能的前提下，FDSOI可节省高达40%的功耗，同样，依据不同的设计优化，以全耗尽晶圆为基础的处理器峰值性能最高可增长60%。

在工艺节点越来越精密时，FDSOI在功耗和成本都具有一定的优势

意法半导体依托FD-SOI工艺在28nm节点实现了主频高达3GHz的双核A9处理器，在手机实际应用中，其功耗比主频1.4GH中的四核A9处理器要低得多

国外曾对FD-SOI工艺与体硅CMOS工艺晶圆方面的成本进行了比较，在20nm节点，FDSOI晶圆具有一定的优势

FinFET与FDSOI的发展比较

SOI薄的硅膜的制造具有较高技术难度。超薄SOI正常工作的必要条件是绝缘层上硅膜的厚度应在栅长的四分之一左右，技术要求更为严苛，同时FinFET较FDSOI可以让半导体器件的性能更强，因此，由于SOI技术难度大，初期大部分IC制造商更倾向于FinFET技术。

SOITEC公司连续发布了不同埋氧层厚度的300mm超薄体SOI晶圆,为超薄体SOI量产化奠定了材料基础；在7nm以前，FDSOI仍可采用传统的平面型晶体技术，而FinFET是立体晶体管技术，FDSOI在研发复杂性、制造工序及工艺成本有很大的优势，预计未来半导体厂商有望逐步转向FDSOI技术的研发和应用。

FDSOI与FinFET并非两种完全对立的技术，据IBS预测，FD-SOI工艺技术到7nm工艺节点时，SOI也将从2D发展到3D，即发展为SOIFinFET工艺。因此我们预计，FinFET技术和FDSOI技术在未来有望呈现并驾齐驱的格局，均有望在未来市场占据一席之地。

据IBS的统计，16/14nmFinFET的晶圆出产成本为4081.22美元，对应的每百万栅极的成本为1.43美元；14nmFDSOI晶圆出产成本为3781.69美元，对应的每百万栅极的成本为1.19美元。由此可见，FDSOI工艺较FinFET具有很大的成本优势。

28-14nm晶圆制造市场规模

据IBS预测，2017年到2025年28-14nm的晶圆制造市场规模将在200-220亿美元波动；各种形态的28nm平面晶体管工艺仍将占据最大的市场份额，估计到2025年都会维持每月30万片晶圆的产量。

基于FDSOI工艺的终端市场规模

受益于物联网的快速发展，未来几年FD-SOI工艺将有巨大的市场空间。据IBS预测，2017年到2025年市场40%到50%的半导体企业都会选择FD-SOI工艺，基于28-14nmFDSOI工艺的终端市场规模高达419-459亿美元。